[녹색경제신문 = 문슬예 기자] 삼성전자가 고대역폭메모리(HBM)의 다음 단계로 ‘zHBM’이라는 3차원(3D) 적층 구조를 개발하고 있다고 처음 공식 발표했다. 기존 2.5D 패키징 구조를 넘어 로직과 메모리를 수직(Z축)으로 통합해 메모리 대역폭과 전력 효율을 동시에 끌어올리겠다는 구상이다. 

11일 송재혁 삼성전자 DS 부문 최고기술책임자(CTO) 사장은 서울 삼성동에서 개최된 ‘세미콘 코리아 2026’에서 차세대 HBM 패키징 개발 방향을 공개했다.

송 사장은 “zHBM이라는 HBM 자체를 Z축으로 3D로 올리는 기술을 준비하고 있다”며 “멀티 웨이퍼 투 웨이퍼(W2W, Wafer to Wafer) 본딩이 필요하다”고 밝혔다. 

이어 “해당 기술을 통해 추론 AI에서 요구하는 대역폭과 전력 효율 측에서 다시 한번 혁신을 이룰 것으로 보고 있다”고 덧붙였다. 

송재혁 사장이 언급한 zHBM은 로직과 메모리를 수평이 아닌 수직으로 통합하는 3D HBM 개념이다. 단순히 HBM 적층 단수를 늘리는 것이 아니라, 로직 칩과 메모리 구조 자체를 재설계하는 방식이라는 점에서 기존 HBM 발전 방향과 차이가 있다.

현재 상용 HBM은 2.5D 구조를 기반으로 한다. GPU와 HBM을 실리콘 인터포저 위에 나란히 배치하고 인터포저가 고속 신호 전달을 담당하는 방식이다. 여러 단의 D램을 쌓은 HBM은 내부적으로 적층 구조지만, 로직과 메모리 간 연결은 수평 확장에 가깝다. 이로 인해 신호 이동 경로가 길어지고 대역폭과 전력 효율 측면에서 구조적 한계가 존재한다.

zHBM은 이러한 패키징 구조를 근본적으로 바꾼다. GPU 등 로직 칩과 HBM을 위아래로 직접 적층해 신호 이동 거리를 최소화하는 것이다. 인터포저를 거쳐 우회하던 연결 경로를 단축함으로써 지연(latency)을 줄이고, I/O 수를 대폭 확대할 수 있는 구조다. 업계에서는 이를 ‘꿈의 통합 3D 메모리 구조’라고 평가하기도 한다.

송 사장은 zHBM이 기존 HBM 대비 ▲I/O 수만 개(tens of thousands) 수준으로 확대 ▲대역폭 최대 4배 증가 ▲전력 효율 0.25배 수준으로 개선된다고 밝혔다. AI 추론 연산에서 요구되는 높은 메모리 처리량을 유지하면서도 소비 전력을 크게 낮춘 메모리 구현이 가능해진다는 의미다.

다만 해당 기술의 고난도 지점은 웨이퍼 단위의 하이브리드 본딩이다. 차세대 HBM 패키징에서 시도되고 있는 D2W(Die to Wafer) 수준을 넘어, 웨이퍼와 웨이퍼를 직접 결합한 뒤 일괄 절단하는 멀티 W2W 하이브리드 본딩 공정이 요구된다. 이는 HBM4E 이후 적용될 것으로 관측되는 D2W 하이브리드 본딩 기술을 대면적·다층 구조로 확장하는 형태로, 정렬 정밀도와 수율 확보가 관건이 될 전망이다.

한편 업계에서는 송 사장이 zHBM 개념을 공식 석상에서 언급한 데 대해 삼성전자가 차세대 HBM 경쟁의 방향성을 선제적으로 제시한 것으로 보고 있다. 현재 HBM4를 중심으로 한 기술 및 공급 경쟁이 이어지고 있는 가운데, 그 이후 단계를 겨냥한 혁신 카드를 공개했다는 분석이다.

반도체 업계에 정통한 한 관계자는 “2.5D는 현재 기술 수준에서 구현 가능한 현실적 타협에 가깝다”며 “궁극적으로는 3D 통합 구조로의 진화를 꿈꿀 수밖에 없는데 삼성이 이를 공개적으로 로드맵에 올렸다는 점에서 의미가 크다”고 말했다.